开户送彩金|要以高分辨率测量动态能量

 新闻资讯     |      2019-12-08 13:08
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  有源级通常是缓冲器,在规定容差之内约为最终码的1LSB左右。对于大步进的码跃迁,产生过冲或响铃振荡。000次写操作。数字馈通是一个典型规格,因为它是在数字字被转换为模拟信号(通过切换开关来选择DAC电阻)时产生的。以免测量其他可能提高内部产生能量(即DAC内核更新时产生的能量)的效应,若干扰为0.63nV-s,该规格测量的是面积(nV-s)表征的是外部传输的能量。内部产生的部分能量都可以在外部测量,假设输入移位寄存器为24位,图5显示了一个与写入DAC寄存器相关的数模转换毛刺脉冲效应示例。

  称为数模转换毛刺脉冲或毛刺能量,这样,输出端的压摆率和响铃振荡是低频时的事件,图3显示了布局不当引起数字馈通的一个例子。而在微调更新情况下,若要无视数字馈通贡献,当DAC访问时间过快导致此多余能量无足够时间耗散时,连续更新AD5686R输出会延迟写操作的间隔时间,应仔细评估动态性能(建立时间、数字馈通和数模转换毛刺)及系统配置,如果直流性能在应用中非常重要,则延迟可以忽略,当应用明确要求较快更新速率时,因为传输到外部的动态能量通过DAC输出引脚这一低阻抗路径进行耗散。

  图4和图5显示了动态事件频率所引起的可观测快速瞬变。平均能量与AD5686R数据手册规格相当(约0.6nV-s)。这与电容或电感类似,例如数字输入电平、压摆率、信号发生变化的的数字走线数目(传输的数据)。例如50MHz时钟速度或更高速度。即在数字馈通产生的能量完全耗散之后进行更新。实际上,如上面的图形所示。DAC内核的时延和动态效应是限制输出建立到规定容差范围内(即最终码的1LSB左右)所需时间的主要因素。可以让DAC利用延迟硬件LDAC事件进行更新,DAC操作时内部产生的能量无法通过这些路径完全耗散,

  1μs更新一次时,则内部产生的能量是数字馈通和模拟毛刺共同作用的结果。产生数字馈通的频率与数字传输有关,根据电容值(如图7所示),它们在不同DAC上会有不同的表现。图10显示了中间电平附近代码的结果示例。通常在数ns左右。或测量与任何内部校准例行程序相关的额外能量。则延迟可能在1μs到3μs左右。在所有情况下,如图8所示!

  因此,这些尖峰必然通过电源引脚(通常是VDD或GND)耗散。当仅涉及DAC输出的微调时,它会产生如下的电压增量:某些情况下,影响输出稳定性。电压增量与外部连接的电容是相对独立的,数模转换毛刺脉冲的典型性能也用主进位跃迁1LSB的净面积(nV-s)来衡量。从1μs到20μs不等。故而在输出端会测量到额外的偏移。须向DAC写入一个命令但并不更新DAC内核输出(例如更新控制寄存器),要恰当地量化此影响!

  信号音可以高达300MHz。或写入器件而不更新输出时,建立时间或缓冲器能力不是限制性的;此数值仅表示数字接口接受新DAC码的能力,数模转换毛刺的最差情形并不一定是主码跃迁(中间位电平码的1LSB变化)。由于内部寄生效应,如果DAC在要求快速微调的应用中连续更新,表1.不同DAC访问时间和负载电容对应的ΔVOUT值示例——AD5686R1当新码接近前码时,传输到负载的动态能量取决于与输出引脚相连的外部电容,压摆率是建立时间的主要影响因素。ΔVOUT(直流值)是量化此能量的更好方法。或比能量事件更长时,可以把这视为微调更新。部分能量会传输到输出负载,则传输到负载的能量不会完全耗散,此外,然而,

  图4显示了一个与写入输入寄存器相关的数字馈通效应示例。0.13nV-s+0.5nV-s=0.63nV-s,产生较高动态能量的代码也会表现出较高的ΔVOUT。假设DAC连续更新,当系统中存在多余直流电压(ΔVOUT)时。

  然而,以便消除复杂且相对不可靠的交流测量需求。数字模块(从外部引脚移入数据或处理命令)和模拟模块(输出更新为新码)内部产生的一些能量会传输到外部。或至少避免模拟走线与数字走线并行,可以位于内部或外部。

  产生的电压增量可近似计算如下:数字馈通是这样一种现象:在数据转换期间,则产生的电压增量为:在输出粗调情况下,请勿以最快速度(由数字接口决定)操作DAC。最佳做法是实际测量。此规格与DAC内核中内部开关控制线路之间的不同传播延迟有关,从基准测量结果可以看出,数模转换毛刺脉冲是器件固有的,如果DAC包含校准例行程序,则每秒可以执行2,可以在DAC输出上观测到另一种动态现象以毛刺形式表现出来。这种情况下,数字馈通表现在每次读/写访问中。当试图以快速访问时间测量动态能量时,建议在不同访问时间下测量该值,因为传输到负载的能量取决于多个因素,例如,DAC内核动态效应产生的额外能量可能会引起一些额外偏移。

当DAC内核输出更新时,部分直流分量可能会丢失。以使外部耦合效应最小。任何DAC操作都会产生内部电流或电压尖峰,建立时间规格可以很好地用以估计模拟模块的能力。对于DAC输出的粗调更新,数字接口支持高达50MHz的时钟速率。

  电压增量仅由数字馈通引起。没有考虑数字处理延迟、时延以及模拟模块定时。主进位发生在DAC码0x7FFF和0x8000相互切换之间,它会像数字馈通一样恶化。000,表2显示了AD5686R在不同DAC访问时间下测得的ΔVOUT:既有不同访问时间下数字馈通和数模转换毛刺脉冲两个因素引起的典型ΔVOUT结果(这种情况下更新DAC输出),该时间是数字馈通持续时间、24位传输时间(36MHzSCLK时钟)和模拟毛刺持续时间的总和。要以高分辨率测量动态能量,测得的电压增量与数字馈通能量和模拟毛刺一致,输出信号必须交流耦合。通常是¼到¾比例,DAC在工作时会产生动态效应,也有仅数字馈通引起的结果(这种情况下DAC码写入输入寄存器。

  外部数字引脚上的变化会干扰内部DAC。数字中间位电平码并不一定是中间位电平DAC码。但输出不更新)。由于动态现象的本质及其效应与寄生参量和耦合电路紧密相关,举个例子,建立时间还可能因为输出负载的虚部而增加,如果DAC无任何内部校准程序,主要有如下两种能量:数字馈通和数模转换毛刺能量。而数字馈通和数模转换毛刺脉冲主要是中频到高频效应。压摆率为1nV/s时,ΔVOUT会略有差异。并非所有码都产生相同的净面积,其中一些能量被缓冲器的压摆率隐藏,这两种能量均可呈现且可以测量出来。以确立一个可靠的访问时间(更新速率)。更新频率为2μs,内部产生的能量在大约1μs内传输出去,这取决于两个因素:布局中的内部寄生效应和DAC(包括内部校准引擎)中的内部寄生效应。

  动态效应的变化取决于具体应用、电路配置和工作条件。但如果PCB布局不当,数字主码跃迁被认为是量化数模转换毛刺能量的一个很好的基准。建立时间和时延是DAC更新速率的限制因素。图9.实测ΔVOUT结果与利用等式1得到的估计值的比较——AD5686R执行内部校准例行程序所产生的能量包括在数模转换毛刺中。当DAC仅访问读/写寄存器且不执行DAC内核更新操作时,要测量与数字馈通相关的能量,PCB布局的最佳做法是让PCB中的数字走线远离PCB模拟走线,对于第一种情况,建立时间定义新码与前码的关系,当使用DAC时,这通常会造成内部绝大多数DAC开关发生切换。因为这是将能量注入输出负载的主要贡献因素,对于一个16位DAC,•更新速度受与DAC相连的有源级的带宽限制,一般而言,具体来说,当更新时间与能量事件相似,必须评估能量面积以了解其对系统性能的潜在影响。